PDN电源分配网络与去耦设计

电源分配网络的阻抗机理、目标阻抗设计法、叠层布局与测量验证 —— 一份以「电流如何从电源走到芯片」为主线的电路设计参考 ｜ 编制日期 2026-10-14 ｜ 版本号 Rev 1.0

报告总结

硬件调试里有一类故障特别折磨人：板子功能大部分正常，却隔三差五复位、误码、通信丢帧，示波器抓电源轨看到的纹波「好像也没多大」。把同一时刻的阻抗曲线画出来，往往能看到一个或几个频段悄悄越过了目标阻抗线——反谐振峰、去耦半径不够、走线压降超标，都可能单独或联合造成这种「时好时坏」。

这份文档讲 PDN（电源分配网络）的设计与验证：从电流路径的物理模型出发，讲清目标阻抗法的来龙去脉，再落到电容选型、叠层平面、布局布线、测量验证四个工程现场，最后给出故障速查表、设计案例与可打印的检查单。对象覆盖 SPI NOR / SPI NAND / eMMC / PSRAM 等常见存储负载及其供电轨。文中所有数值均为典型量级示意，具体参数一律以器件 datasheet、板材与电容厂资料及相应规范为准。

做硬件的人对「电源」通常有两种朴素信任：一是「稳压器输出稳定，后面就稳了」，二是「按推荐值放了去耦电容，就稳了」。这两种信任在低频段大致成立，一旦负载电流变化快、频段往上走，就会同时失效——因为从芯片焊盘往回看，电源不是一个理想电压源，而是一条有阻抗、有谐振的频率相关链路。芯片每翻转一批 IO、每执行一次编程脉冲，都在这条链路上取走一个电流脉冲；链路阻抗不为零的地方，就长出电压噪声；噪声超过负载阈值的地方，就表现为复位、误码或通信异常。

PDN 设计的全部工作，可以概括成两件事：把这条链路的阻抗在全频段内压到预算线以下，并且用测量证明它确实在预算线以下。前者靠方法与计算（目标阻抗法、频段分工、叠层与布局），后者靠口径一致的测量（阻抗曲线、纹波、压降）。这份文档把这两件事拆开讲透，并给出从设计到量产的闭环路径。

结论： 从芯片焊盘往回看，电源是一条频率相关的阻抗链路；负载电流每变化一次，就在链路的阻抗上兑现一次电压噪声。PDN 设计的本质是用噪声预算定出全频段阻抗上限（目标阻抗），再按「稳压电源管低频、去耦电容管中频、平面与封装管高频」的分工逐段压低它，最后用测量闭环证明余量。 所有数值为量级性示意，具体参数以正式 datasheet / 规范为准。

读者路径

• 想先建立物理图景：第 1 章（电流路径、目标阻抗的由来、谐振与负载电流特征）。
• 正在做原理图与叠层：第 2 章（总览与决策树）→ 第 3 章（目标阻抗法）→ 第 5 章（叠层与平面）。
• 正在画 PCB：第 4 章（电容选型）+ 第 6 章（布局布线）+ 附录 A（电容参数表模板）。
• 板子出问题要定位：第 9 章（故障速查表）→ 第 7 章（测量口径）→ 第 11 章（案例）。
• 关心系统级相互影响：第 8 章（地弹、阶跃、压降、热与多电源域）。
• 要做评审与交付：第 10 章（设计建议）+ 第 12 章（核查清单）+ 附录 B、C。

1. 问题本质：电流如何从电源走到芯片

这一章不涉及任何具体器件参数，只把问题还原成物理：电流从稳压电源出发，经过输入电容、走线、过孔与平面，到达芯片焊盘；链路上每一段的阻抗与电感，都会在负载电流变化时转化为焊盘处的电压噪声。后面所有章节的设计动作，都是这一章几条原理在具体频段、具体器件上的投影。

1.1 PDN 的构成：源、路径与负载

PDN（Power Distribution Network，电源分配网络）的定义是：从稳压电源的输出端，到芯片电源焊盘之间的全部电气环节。它由四类元件构成，缺一不可：

• 源（稳压电源 / VRM）：提供直流功率，有输出阻抗与带宽两个关键特征——带宽以内的扰动它能调节，带宽以外的扰动它无能为力。
• 路径（走线、过孔、平面、连接器）：把电流从源输送到负载，贡献直流电阻与寄生电感；电流越大、频率越高，路径的阻抗越不可忽略。
• 去耦网络（各级去耦电容）：跨接在电源与地之间的局部电荷库，按频段分工补充稳压电源供不上的电流。
• 负载（芯片）：以脉冲形式取用电流，电流变化的快慢（dI/dT）决定了对 PDN 阻抗的频段要求。

把四类元件串起来看，PDN 的本质是一个频率相关的阻抗：负载在某频率上需要一个电流 dI，PDN 在该频率上的阻抗 Z 就决定电压噪声 dV = dI × Z。PDN 设计不追求「零阻抗」（既不可能也无必要），追求的是「全频段不超预算」。

第 1 章图 1 把这条链画了出来：上方是供电路径的五个环节，下方是地平面这条公共返回路径，去耦电容跨接在两者之间就近补充电荷。两个要点值得先记住：第一，返回路径不是「地线」两个字就能打发，它是 PDN 的一半，供电与返回共同构成电流回路；第二，去耦电容的位置比容值更接近「物理本质」——它必须长在电流最需要的地方，离得远就被路径电感隔断了。

1.2 目标阻抗概念的由来

目标阻抗（Target Impedance）不是谁拍脑袋定的指标，而是从噪声预算里倒推出来的。逻辑链只有三步：

1. 负载能容忍多少电压噪声：每种负载都有一个「正常工作所允许的电源电压波动范围」——超出它，复位阈值可能被误触发、逻辑电平可能翻转、存储阵列的读写可能出错。这个范围由器件手册给出，是设计的硬约束。
2. 负载会取走多大的阶跃电流：芯片的电流不是恒定值，而是一连串脉冲；把最坏情况下的阶跃电流幅值记作 dI。
3. 两者相除得到允许的阻抗上限：Ztarget = 允许噪声 / dI。只要 PDN 在全频段内的阻抗都不超过这条线，任何负载电流脉冲产生的噪声就都在预算内。

这个概念的工程价值在于把「电源够不够干净」这个模糊问题，变成了「阻抗曲线有没有越过一条线」的可判据问题。它同时解释了为什么稳压电源不能单独担此重任：稳压电源的调节带宽有限（典型在 kHz 量级以下），而负载电流脉冲的频谱可以延伸到数百 MHz 甚至 GHz——带宽之外的频段，只能靠去耦电容与平面接管。

1.3 阻抗曲线与谐振

PDN 的阻抗曲线 |Z(f)| 有三个反复出现的特征形态，看懂曲线就看懂了 PDN 的一半：

• V 形曲线（单个电容）：低于自谐振频率时容抗 1/(2*pi*f*C) 主导，频率越低阻抗越高；自谐振点上阻抗最小（等于 ESR）；高于自谐振频率后寄生电感（ESL）主导，阻抗随频率线性上升。每个电容只在自己谐振点附近的一段频带内是好帮手。
• 反谐振峰（并联组合）：两个容值不同的电容并联，在各自「发挥作用的频段」交界处会形成一个阻抗尖峰——此处两条支路的阻抗模值相等、相位相反，电流在两者之间来回冲刷而流不到负载，能量在电容与电感之间振荡。反谐振峰是 PDN 曲线越限最常见的原因，且往往正好落在中频段。
• 平面腔体谐振（平面结构）：电源-地平面构成一个分布式谐振腔体，在特定频率上出现并联谐振峰；叠层对称、介质均匀、缝合充分的板子峰低且少，反之则又高又密。

三条特征的共同指向：PDN 阻抗不是「用料堆出来」的，而是「配出来」的——容值搭配、数量、位置、叠层任何一个维度失衡，曲线上就会长出峰。第 3、4 章分别讲怎么算、怎么配。

1.4 存储负载的电流特征

理解 PDN 为什么要按频段设计，最直观的办法是看负载电流长什么样。以常见存储负载为例，电流需求可以分解成几类事件，每类事件的持续时间、重复周期与频谱含量都不同：

• 编程 / 擦除脉冲（NAND 类器件）：电荷泵升压过程中的大电流脉冲，持续时间相对长、幅值大，是直流与低频段的主要负担，同时考验稳压电源与 bulk 电容的供给能力。
• 页读取突发（NAND / eMMC）：整页数据高速读出，IO 供电轨上出现与页长度相关的电流突发，频谱集中在几十 MHz 以下，是中频段去耦的主要对象。
• IO 开关电流（SPI / 并行 / DDR 类接口）：总线翻转时大量 IO 同时开关，电流脉冲窄（ns 级）、dI/dT 极高，频谱延伸到数百 MHz，是高频段与封装电感的主战场。
• 时钟与内部逻辑电流：与时钟边沿相关的周期性电流，频谱在时钟频率及其谐波上呈梳状，叠加在宽带噪声之上。

把这些事件按时间尺度排开，会得到一个清晰的结论：电流脉冲越窄，频谱越高，能「看见」它的 PDN 环节就越靠前（靠近芯片）——ns 级脉冲甚至看不到平面，它在电容与封装之间就结束了。这就是「频段分工」的物理根源，也是第 4 章「去耦半径」概念的出发点。

1.5 噪声预算分配

噪声预算（Noise Budget）是把「负载能容忍的电压波动」拆成可分配、可核查的若干项。分配的逻辑不是平均切分，而是按危害程度与频段归属分配：

• 按危害分配：同一电压轨上，靠近复位阈值、模拟比较器、存储参考电平的那部分余量最珍贵；纯数字逻辑的容忍度相对宽。预算应向「最敏感的功能」倾斜。
• 按频段分配：直流压降、低频纹波（稳压电源调节残量）、中频开关噪声、高频封装噪声，分别记在不同账上，各自有各自的负责人与测量手段。
• 留系统余量：温度漂移、器件事老化、来料批次分散、测量误差，都要在预算里占一行——预算花光不等于设计完成，花光且无余量才是风险。

预算表的输出有两个用途：一是算出 Ztarget（第 3 章），二是变成测量判据（第 7 章）——每一项预算都应对应一种可测量的量。算不出测量方法的预算项，通常是没想清楚的伪需求。

本章至此给出了 PDN 问题的完整骨架：一条电流路径（1.1）、一个预算倒推规则（1.2）、三类曲线特征（1.3）、一组负载电流画像（1.4）、一张预算分配表（1.5）。第 2 章把这个骨架转成可执行的设计流程。

2. PDN 设计总览

这一章把第 1 章的物理图景转成工程流程：先给出去耦电容家族与频段分工的全局地图，再给出按负载选方案的决策树，最后划清与信号完整性的分工界面。全章的用途是「先看地图再走路」——后面第 3~8 章是各步骤的展开。

2.1 设计流程五步

PDN 设计可以固化为五步，每一步有明确的输入、输出与检查点：

1. 噪声预算：列出各电压轨的负载容忍度与最坏阶跃电流，算出 Ztarget 与压降预算。输入：器件手册 + 应用场景；输出：预算表。
2. 电容配置：按频段分工选电容家族、定容值搭配与数量，核算反谐振峰。输入：预算表 + 电容参数表（附录 A）；输出：配置清单。
3. 叠层设计：定电源 / 地平面的层序、间距与完整性要求。输入：层数约束 + 配置清单；输出：叠层表。
4. 布局布线：定电容位置、过孔数量与电源入口，保证回路面积最小。输入：原理图 + 叠层表；输出：布局规则。
5. 测量验证：测阻抗曲线与纹波，对照判据闭环；不合格则回改配置或布局。输入：样件 + 判据；输出：验证报告与基线。

五步是闭环而非直线：测量发现的问题要回溯到是预算、配置还是布局的问题——跳过前两步直接「抄推荐电路」，等于把问题留给样机阶段用示波器试错。

第 2 章图 2 的上半部分是五步流程，下半部分是按负载画像的选型决策树。五步的顺序有讲究：预算不先定，电容配置就没有验收线；配置不定，叠层就不知道平面要承担多少高频段；布局没有规则兜底，再好的叠层也会被一条拉远的去耦电容毁掉。

2.2 去耦电容家族与频段分工

去耦电容不是一个型号打天下，而是一个按频段分工的家族。家族的划分依据是自谐振频率与安装方式，而不是容值本身——容值只是达到目的的手段：

• 大容量电容（bulk）：容值在 uF 量级以上，负责稳压电源带宽以下的低频段，提供储能与纹波抑制。数量少、体积大，通常放在电源入口附近。
• 中等容量电容：容值在 nF ~ uF 过渡区间，负责中频段（稳压带宽以上、平面电容接管以下），是去耦网络的「中坚层」。
• 小封装电容：容值在 pF ~ nF 量级，寄生电感小、自谐振频率高，负责高频段；尺寸越小电感越低，高频性能越好。
• 封装内电容与埋容：把电容做进封装基板或 PCB 内层，寄生电感最低，负责甚高频段（百 MHz 以上），是普通表贴电容够不到的最后一段。
• 平面电容：电源-地平面对本身，寄生电感极低，是高频段的「兜底层」（详见 2.3）。

分工的物理依据在 1.4 已经给出：电流脉冲越窄、频率越高，能起作用的电容必须离芯片越近、自身电感越小。把 bulk 电容放在芯片旁边没有任何意义（它的电感决定了它对高频无能为力）；把 pF 级电容放在电源入口同样浪费（低频段它不提供容量）。

2.3 平面电容与埋容

电源平面与地平面之间夹着介质，本身就是一个平行板电容：容量与面积成正比、与介质厚度成反比。这个「免费」电容有三个难得优点：一是寄生电感极低（分布式结构，电流就近取用），二是位置无可比拟（就在芯片正下方），三是没有额外成本（不占额外板面积）。它的局限是容量密度有限，低频段帮不上忙，且随面积与介质厚度波动。

埋容（Buried Capacitance）工艺把高介电常数材料做进 PCB 内层，让电源-地平面的容量密度提升一个量级以上，同时把谐振频率推高、把阻抗曲线的中高频段整体压低。选不选埋容是一道经济题：对高频段超标严重、板面空间又紧张的场合（如大电流处理器、高 IO 密度存储板），埋容往往比「堆小电容」更省面积；对普通低速存储板，常规叠层加小封装电容通常已够用。具体容量密度与谐振行为以板材厂资料为准。

2.4 决策树：按负载选 PDN 方案

不同负载的 PDN 方案差异很大，用决策树可以快速定性。第一个分叉是负载电流的量级与性质，第二个分叉是板面空间与层数约束：

• 轻载 IO 类器件：电流阶跃小、频段集中在中低频。方案以中等容量电容为主，少量小封装电容收尾；叠层常规即可。
• 存储阵列负载：编程 / 擦除脉冲叠加页读取突发，电流大且 dI/dT 高。方案要求 bulk 与中等电容成梯队、小封装电容贴近封装、平面保持完整。
• 大电流核电源：电压低、电流大，主要矛盾从「高频阻抗」转向「直流压降」。方案重点是走线 / 过孔的载流能力与压降核算，去耦配置从宽。
• 多电源域复杂板：域与域之间经公共阻抗耦合，主要矛盾是「相互影响」。方案重点是分区、入口分离与缝合（详见 8.5）。

决策树只定方向与资源投放的权重，不定具体容值与数量——那些由第 3 章的目标阻抗计算给出。第 2 章图 2 下半部分把这四种负载的要点画成了一棵树。

2.5 与信号完整性的分工界面

PDN 与信号完整性（SI）在电路板上共享同一对平面、同一批复用路径，但关注点不同：SI 关心信号有没有被畸变，PDN 关心电源有没有被污染。两者的界面主要有三处：

• 参考平面：信号把电源或地平面当参考，PDN 把同一对平面当配电与电荷库。任何为了 SI 做的开槽、挖空，都是对 PDN 返回路径的伤害；任何为了 PDN 做的缝合、铺铜，也在改变信号的参考完整性。改动必须双向评估。
• 同步开关噪声（SSN）：大量 IO 同时开关时，电流经封装与地电感造成地弹（8.1 详述）。SSN 既是 SI 问题（恶化信号眼图与噪声容限），也是 PI 问题（表现为电源轨噪声）——同一个物理现象，两个学科各自测量、各自记账。
• 端接与阻抗匹配：SI 的端接电阻吸收反射能量，最终变成 PDN 上的电流与热；端接方案的选择会影响 PDN 的稳态电流预算。

工程上建议的协作规则：叠层与平面完整性由 PDN 主导提出需求，SI 评审确认不影响信号质量；反之 SI 提出的每一处平面修改，PDN 要复核阻抗曲线。两边的检查单（第 12 章）都留了对方的签字位。

第 2 章给出的是地图：五步流程（2.1）、电容家族与频段分工（2.2）、平面与埋容（2.3）、负载决策树（2.4）、SI 界面（2.5）。从第 3 章开始进入第一步与第二步的细节：先把预算算成目标阻抗，再把目标阻抗变成电容配置。

3. 目标阻抗法

目标阻抗法是 PDN 设计的主心骨：先用噪声预算算出全频段的阻抗上限，再把上限分解到各频段，倒推每一段要配什么、配多少。本章讲「怎么算」，第 4 章讲「怎么配」，两章合起来就是第 2 章五步流程中的前两步。

3.1 目标阻抗公式与裕量

目标阻抗的核心公式只有一项：Ztarget = 允许电压噪声 / 负载阶跃电流。分子来自器件手册（电压范围与阈值余量中最紧的那一项），分母来自负载电流的最坏阶跃（第 3.2 节估算）。两者相除，得到一条与频率无关的水平线——这就是全频段的阻抗预算。

工程上不会把预算线直接当验收线，而是再除以一个裕量系数 K：设计目标 = Ztarget / K。K 覆盖四类「算不到但确实存在」的侵蚀：温度漂移（高温下电容容值下降、ESR 上升）、器件事老化（电解类电容容量衰减）、来料批次分散（同名不同批的参数差异）、测量误差（探头、校准、夹具引入的系统偏差）。K 的具体取值没有通用答案——对靠近复位阈值的轨从严，对纯数字 IO 轨从宽，取多少要有依据并写进设计文档。

3.2 负载电流估算

dI 估算是目标阻抗法里最依赖工程判断的一步，原则是「最坏事件合成」而不是「平均值统计」：

• 取最坏事件：在器件的全部电流事件里（见 1.4），找出阶跃幅值最大的那一种；存储阵列的编程 / 擦除脉冲通常是大电流轨的最坏事件，IO 批量翻转通常是高频段的最坏事件。
• 按场景合成：同一时刻可能有多个器件、多个轨同时取流，按「实际会发生的同时开关场景」合成，再乘一个同时开关系数；系数取多少，由系统的工作模式分析给出，不取「永远不可能」的乐观值。
• 留温度与批次余量：手册电流参数通常是特定温度下的值；高温下漏电流与驱动需求都会变，估算时按最坏温度折合。

估算的产出不是一个数，而是一张「事件-幅值-概率-同时系数」的表——它同时是后续压降核算（8.3）与热设计（8.4）的输入。表里的每一行都要能说清楚「这个值怎么来的」。

3.3 频段划分与电容配置

拿到 Ztarget 之后，下一步是把这条水平线按「谁负责」切成几段。划分的依据不是等频程，而是各环节的能力边界：

• 低频段（稳压电源负责区）：稳压电源的调节带宽以内，它能把输出阻抗做得很低。这一段主要配置 bulk 电容兜底储能，PDN 设计反而简单。
• 中频段（去耦电容负责区）：稳压电源带宽以上、平面电容有效接管以下，是去耦网络的主战场。每一档容值按「容抗不大于该段目标」来定量，档与档之间要交叠覆盖，防止出现没人管的缝隙。
• 高频段（平面与封装负责区）：电流脉冲窄到只有芯片旁边的电容与平面能响应。这一段靠小封装电容、埋容与完整平面，表贴电容的安装电感成为主要限制。

配置的动作可以归纳成一句口诀：「低频靠稳压与 bulk，中频靠梯队，高频靠贴身」。梯队的意思是相邻档位要交叠——每一档电容在自己的频段是主力，在交界处与下一档协同，交界处的阻抗形态由 3.4 的反谐振峰管理。

第 3 章图 3 把整条曲线与三段分工画在了一起：红色虚线是目标阻抗线，三段底色是三个责任区。读图要点有两个：一是曲线在目标线以下的频段，其电压噪声就在预算内，工程上不必再管；二是穿越目标线的位置就是缺口——两个峰的位置不同、成因不同（bulk 自身谐振与并联反谐振），处置手段也不同（见 3.4）。

3.4 反谐振峰的抑制

反谐振峰是 PDN 曲线越限最常见的原因，处置手段按优先级排列如下。总的原则是「疏」而不是「堵」：把峰打散、摊低，比在一个点上硬压更有效，也更稳定。

• 拉开容值阶梯：相邻两档容值差得太近，两支路的作用频段挤在一起，峰又高又尖；差得太远，中间出现没人管的缝隙。工程上按「档间交叠、阶梯均匀」搭配，具体比例按电容家族参数表（附录 A）核算。
• 调整数量比：峰的高度与两支路的数量配比有关；让主力档的数量与目标阻抗匹配，可以减少峰的高度。
• 利用 ESR 阻尼：ESR 较大的型号能把峰「磨圆」，代价是低频阻抗略升；对特别顽固的峰，这是最直接的阻尼手段。
• 引入平面电容 / 埋容：平面电容的阻抗曲线又低又平，把它作为「兜底层」并联进去，能从整体上把中高频段的峰压下去。
• 整体重配：以上手段都不灵，说明档位设计有问题，回到 3.3 重新划分频段与责任区，而不是继续加电容。

3.5 设计实例口径

把一个完整的目标阻抗计算过一遍，比记住十页公式更有用。口径如下（数值均为示意，实际以器件手册为准）：第一步分账——列出该板上所有电压轨，标注每轨挂的负载类型与最敏感负载；第二步取数——从手册取每轨的电压容忍度与最大阶跃电流，按 3.2 合成；第三步算目标——dV/dI 得 Ztarget，再除以裕量系数得设计目标线；第四步分段——按 3.3 划分责任区，用容抗公式反推各档容量与数量；第五步核算——把配置代回阻抗模型，检查全频段（重点是交界峰）；第六步移交——把目标线、配置清单与预期曲线交给叠层与布局（第 5、6 章），作为它们的验收依据。

这六步的每一步都有模板：输入表在附录 B.1，计算步骤在 B.2，一个填好的算例在 B.3。算例的价值不在数字，在于展示「每个数字从哪来、到哪去」——评审时能被追问到底的账，才是可靠的账。

4. 电容选型与频段配合

电容是 PDN 的肌肉。选型的误区是「按推荐值抄容值」，正确姿势是把每个电容看成「C + ESR + ESL 的串联网络」，按频段把它放到能发挥的位置上。本章逐个频段讲职责与选法，最后讲数量效应。

4.1 电容的寄生参数模型

真实电容不是纯 C，而是电容、等效串联电阻（ESR）、等效串联电感（ESL）三者的串联。它的阻抗模值随频率先降后升，形成一个 V 形曲线：低频段容抗 1/(2*pi*f*C) 主导，频率越高阻抗越低；到自谐振频率（SRF）时容抗与 ESL 感抗相等相抵，阻抗只剩 ESR；频率再高，ESL 主导，阻抗随频率线性上升。

选型时最容易忽视的是： datasheet 给的 ESR/ESL 只是电容本体的值，装到板子上还有一份「安装电感」——焊盘、走线、过孔贡献的电感往往比电容本体的 ESL 还大。同一个电容，贴装方式不同（过孔数量、焊盘大小、回路走法），高频性能可以差一倍以上。这也是「小封装高频好」的根本原因：尺寸小，寄生参数天然小，且允许更紧的贴装。

第 4 章图 4 画出了三个不同家族电容的 V 形曲线与它们的合成包络。读图要点：每条 V 曲线只在自谐振点附近「深」；合成曲线之所以能连续低于目标线，靠的是三条曲线在频率上错开、互相补位；两处微微隆起就是相邻两支路的交界峰（3.4 的管理对象）。曲线只含电容网络——低频段由稳压电源覆盖，见第 3 章图 3。

4.2 大容量电容的低频段职责

bulk 电容（大容量电容）的职责是储能与低频抑制：在稳压电源调节带宽以内，负载取走的电流主要由它就近供给，稳压电源只做慢速校正。从储能量看，bulk 的价值在「撑住电压不塌」——同样的电流脉冲，容量越大、初始电压越高，能撑的时间越长；容量与耐压的选取，由「最坏脉冲宽度 × 最坏电流」的乘积定，而不是按别人的推荐值抄。

bulk 的使用有三条纪律：数量少而集中（放在电源入口附近，服务整个轨的低频需求，不必贴近每个芯片）；顾稳压稳定性（稳压电源对容性负载有允许范围，超出可能振荡，上限值以稳压器手册为准）；顾耐压与寿命（电解类器件的容量随温度与时间衰减，降额使用，具体以器件手册为准）。

4.3 中频段与去耦半径

中频段的主角是中等容量电容，但决定成败的不是容值，而是距离。电容到负载的回路里有一段「电容—焊盘—过孔—平面—过孔—负载」的路径，这段路径的电感与电容的容抗串联；当频率高到这段电感的感抗与容抗可比时，电容就「够不着」负载了——这个有效作用距离就是去耦半径。

去耦半径的量级规律：容量越小、自谐振频率越高的电容，回路电感必须越小，能贴多近决定了它能服务多远的距离——pF 级小电容的去耦半径通常只有芯片旁边一圈，nF~uF 级中等电容可以服务稍大的区域。工程含义很直接：芯片旁边的「贴身位」只留给高频小电容，中等容量电容按区域均匀布置，不要把所有电容都挤在芯片一角——挤成一团会互相成为对方的安装电感，反而抬高阻抗。

4.4 高频段与封装电容

到了百 MHz 以上，普通表贴电容的安装电感成为主要限制，手段往两个方向走：把电容做得更小（小封装尺寸，本体与安装寄生都小）与把电容做得更近（做进封装基板或 PCB 内层）。常见手段按「离芯片的距离」排列：

• 小封装表贴电容：成本最低的高频手段，贴身布置在芯片焊盘一圈；封装尺寸每小一档，寄生电感降一截。
• 封装内电容（封装基板电容）：做在芯片封装基板里，寄生电感远低于任何表贴方案；是否可用取决于芯片厂商的封装设计，不是板级设计师能单方面决定的。
• 埋容（PCB 内层电容）：见 2.3，板级可自主实现的高频兜底手段。
• 完整平面：电源-地平面对本身是寄生电感最低的「电容」，高频段的底线保障——前提是平面不被开槽破坏（第 5 章）。

高频段设计的另一个重点是过孔：芯片焊盘到平面的每一个过孔都贡献电感，多过孔并联是标准做法；过孔的直径、焊盘与反焊盘的尺寸按板材厂工艺窗口折中（第 5、6 章）。

4.5 电容组合的数量效应

最后讲数量。N 只同规格电容并联，有三个可预期的效应：低频段阻抗约降为 1/N（容抗并联）；反谐振峰高度下降（两支路的数量配比改变）；峰位频率基本不变（由容值比决定，与数量无关）。收益递减的临界点是安装电感——当并联数量多到「过孔与焊盘的电感」成为主要阻抗时，再加数量只是增加面积与成本。

数量的确定方法是倒推：先由目标阻抗算出每档需要的「等效并联容抗」，再除以单只电容在该频率的阻抗贡献，得到数量下限；再按反谐振峰约束与板面空间定上限。具体算法见附录 B.2 的步骤四。数量不是越多越好——3.4 已经说明，堆数量压不掉峰位不对的峰。

第 4 章图 5 用三条合成曲线展示了数量效应：数量不足时反谐振峰超出目标线；数量增加后峰被压到线下，且低频段整体阻抗同步下降。注意三条曲线的峰位在同一频率——再次说明「堆数量不挪峰」，挪峰要靠阶梯与阻尼（3.4）。低频段 1/N 的规律只在该档电容自身作用的频段内成立，超出后由下一档接管。