存储接口信号采样与时序要求

I²C / SPI / SDIO / PPI NAND / PPI NOR 的采样机制、时序约束与工程注意事项 —— 把「什么时候被采样」讲透的一份时序参考 ｜ 编制日期 2026-10-14 ｜ 版本号 Rev 1.0

结论： 所有数字接口的时序问题，本质上只有一句——接收方的采样点必须落在发送方保证的有效窗口内。 不同接口只是「有效窗口由谁定义、有多大」不同：I²C 的窗口由开漏结构与 SCL 高电平期定义，SPI 的窗口由 CPOL/CPHA 组合出的两个沿定义，SDIO 的窗口由采样点相对数据有效沿的位置定义，并行接口的窗口由读写使能的脉宽定义。 因此调试的顺序永远是先确认采样点，再算余量，最后才怀疑硬件。 所有数值为量级性参考，实际设计一律以器件 datasheet 与所处速率下的时序图为准。

读者路径

• 只想搞懂 SPI 四种模式：直接看第 3 章（四模式逐个拆解 + 对照图）与第 4 章（模式选择与注意事项）。
• I²C 读数据不稳定：第 2 章，重点看 2.2 采样窗口、2.5 时钟拉伸、2.8 排查要点。
• SPI 高速下偶发错位：第 5 章（时序余量怎么被吃掉）+ 第 4.7 节（DMA 约束）。
• 并行接口时序混乱：第 7 章（PPI NAND）+ 第 8 章（PPI NOR），重点是方向切换的禁区。
• 要一份统一方法论：第 9 章（横向对照）+ 第 10 章（三步法与检查清单）。
• 只想要速查表：附录 B（时序参数速查）+ 附录 C（排查手册）就够了。

1. 信号采样与时序的物理基础

这一章不涉及任何具体接口，只建立一个统一的物理图景：信号在什么时刻被读入、这个时刻前后各需要多少余量、余量不足时会发生什么。后面四章的所有时序参数，都是这一章三条原理在具体协议上的投影。

1.1 数字信号在什么时刻被采样

「数字信号」在物理上是连续的电压，它被当作 0 还是 1，完全取决于谁在什么时刻看了一眼线上的电压。这个动作就叫采样。

• 采样点由接收方的电路决定：通常是触发器或寄存器在时钟沿到来的一瞬间锁存引脚电平。这个「时钟沿到锁存」之间的时间，在器件内部是固定但不为零的。
• 发送方只能承诺一个有效窗口：规格书里的建立时间、保持时间、传播延迟，描述的都是「我保证在这个窗口内电压是稳定的，你可以放心采」。
• 窗口之外没有任何承诺：数据手册不会告诉你在跳变区取值会得到什么，因为那里本来就不是有效值。

所以时序设计的全部工作只有一句话：让采样点落在对方承诺的有效窗口里，并且留够余量。

1.2 建立时间、保持时间与采样窗口

用「发送方」与「接收方」两个角色来看，一个时钟周期内的时序约束是最容易画清楚的。设时钟为 CLK，数据为 D：

• 建立时间（tSU）：从 D 稳定开始，到 CLK 有效沿到来之间的最小时间。要求 D 必须在有效沿之前就已经稳定这么久。
• 保持时间（tH）：从 CLK 有效沿过去，到 D 允许开始变化之间的最小时间。要求有效沿之后 D 还得继续稳定这么久。
• 有效窗口：有效沿前后这两个要求夹出来的那段区间，就是可以安全采样的区间。
• 采样点：接收方内部实际锁存的时刻。理想情况下它落在有效窗口正中。

把一行数据的时序周期 T 与这两条要求放在一起，就是最基本的不等式：

1.3 亚稳态：采样点落在过渡区的后果

如果采样点落在信号跳变的过渡区，接收电路不会「读出中间值」这么简单，它会进入一种叫亚稳态的状态：输出在短时间内不确定，可能随机输出 0，也可能随机输出 1，还可能沿电路传播到下一级。

亚稳态有三个工程上必须记住的性质：

1.4 时序参数的来源与预算分配

一条从主控到器件的信号路径上，时序延迟由四段串联组成。把它们分开看，才能知道余量被谁吃掉了。

1.5 同步接口与异步接口的根本差别

本文覆盖的五类接口，第一刀就切在这里：有没有一根时钟线。这一条决定了后面所有的分析方法。

1.6 本文要回答的问题与主线

本文按「机制 → 约束 → 排查」的顺序组织，回答六个问题。

2. I²C 接口的采样与时序

I²C 是本文五类接口里唯一「没有独立时钟线」的。SCL 就是时钟，但它同时也是一根被线与驱动的数据线——这个双重身份决定了 I²C 全部的时序特征。

2.1 I²C 的线与结构与它对时序的决定性影响

I²C 的两根线都是开漏输出：器件只能把线拉低或者释放，拉高靠外部上拉电阻。这一个决定带来了三个直接后果，每一个都写在时序里：

• 逻辑是线与的：任何时刻只要有一个器件拉低，线就是低的。多个器件同时驱动时不会互相打架，而是形成「谁都拉不低也无法拉高」的状态——这就是仲裁的物理基础（2.7）。
• 上升沿由 RC 决定：高电平不是器件主动拉出来的，而是上拉电阻把线充上去。上升时间与总线电容、上拉电阻成正比，这直接影响 I²C 的最高频率与上升沿的时序。
• 低电平期间不能采样数据：器件在拉低 SDA 的过程中，线上电压正在下降，此时读到的值是不确定的。这就是「SCL 高电平期采样」这条铁律的物理来源。

2.2 SDA 的采样窗口：为什么 SCL 高电平期间采样

I²C 把 SCL 的每个周期机械地切成两半：低电平期用来改变 SDA，高电平期用来读取 SDA。这不是约定，而是由线与结构唯一确定的。

• SCL 低电平期：发送方可以自由地把 SDA 拉低或释放，让它上升或下降。因为线处于「可能变化」的状态，此时读到的任何值都没有意义。
• SCL 高电平期：SDA 必须保持稳定。上升沿已经在低电平期间完成（充电已完成），下降沿也只能发生在低电平期间——因此在高电平期内 SDA 是一条平直线，采样窗口就是它的全长。

所以 SDA 的时序约束写成两条：数据建立时间相对 SCL 上升沿（数据在上升沿前就已经稳定），数据保持时间相对 SCL 下降沿（数据在下降沿之后还要保持）。

2.3 SCL 的高低周期与频率上限

I²C 的最高时钟频率不是由协议规定的，而是由必须满足的两条约束中较小的那一个决定：

• 低电平时间下限：这段时间内发送方要完成 SDA 的翻转并等待总线稳定。低电平太短会让上一个 bit 的下降沿还没结束，下降沿就会撞进高电平期。
• 高电平时间下限：这段时间内要完成一次采样决策，并且要留出上升沿与建立时间。高电平太短则接收方的内部锁存路径来不及完成。

除这两个下限之外，还有两条实际更常成为瓶颈的约束：

2.4 START 与 STOP 的时序判据

START 与 STOP 不是独立信号，而是SDA 相对于 SCL 变化的两种特定组合，所以它们的判据完全来自前面两条铁律：

• START（S）：SCL 处于高电平时，SDA 从高变低。这一条来自「高电平期 SDA 必须稳定」——只有高电平期的变化才有意义。
• STOP（P）：SCL 处于高电平时，SDA 从低变高。同样只能发生在高电平期。
• 数据 0 与数据 1：SCL 高电平期被采样的 SDA 电平；START/STOP 是 SCL 高电平期内 SDA 的两种特殊跳变，因破坏了「高电平期 SDA 必须稳定」的常规而具有独立含义。

因此，每一位的采样都发生在 SCL 高电平期，而每一个高电平期的 SDA 状态又被额外赋予两种含义——接收方必须靠「这一位是不是第一个周期」来区分，这正是协议需要状态机的原因。

2.5 时钟拉伸：从机如何拖住主机

当从机处理速度跟不上时，它需要主动把 SCL 拉低，强制主机停下等待。这就是时钟拉伸。

• 机制：从机在需要更多时间时输出低电平占用 SCL，主机在检测到 SCL 一直为低后停止推进时钟并进入等待。
• 主机必须支持：主机不能假设自己发出的时钟一定会被跟随。不支持时钟拉伸的主机，遇到慢速从机会直接锁死总线。
• 超时保护：时钟拉伸必须配一个超时，否则从机异常时会无限期拉低总线。

2.6 应答位本身就是一个采样点

I²C 的每一个字节后面都有 ninth clock，这一位是应答位。它的特殊性在于：这一位是发送方释放 SDA、接收方主动驱动的，方向与前八位相反。

• 接收方在 ninth clock 的高电平期检测 SDA：低电平表示应答（ACK），高电平表示非应答（NACK）。
• 发送方在这一位同样要采样，但它必须释放 SDA 让接收方驱动。如果发送方在此前一位结束时还拉着 SDA 不放，接收方就驱动不了，ACK 会变成 NACK。
• ACK 发生在 ninth clock 的高电平期，与数据位遵循同一条规则。

2.7 多主机的线与与仲裁

仲裁完全建立在线与结构上：发送的是 0 的主机赢，发送 1 的主机输。

• 在传输 SDA 的高电平期，各主机同时观察实际线电平与自己打算发的电平。只要看到「我发 1 但线是 0」，说明有别的发了 0 且线路确实被拉低，自己必须退出发送并转成接收。
• 仲裁期间禁止产生 STOP——所有获胜的主机要等整个字节发完并收到 ACK 后才决定继续还是发 STOP，否则会破坏正在传输的数据。
• 仲裁成立的前提是上升沿足够快。如果上升沿过缓，两个主机的「发送 1」都还没真正到高电平，另一方就判断不了总线状态。

2.8 I²C 时序参数清单与排查要点

下面这张表可以直接作为原理图评审与调试时的检查项。

3. SPI 接口的四种模式

SPI 没有协议、没有统一命令集，它只是把「一位数据在什么时刻被采样」这件事用两个参数固定下来。CPOL 决定时钟空闲时停在哪，CPHA 决定第一位和后续各位分别在哪个沿被采样——两者组合出四种模式。本章把四种模式逐一拆开讲透，因为绝大多数「SPI 读不出数据」的问题都出自对这一章的理解不够，而不是硬件故障。

3.1 为什么 SPI 有四种模式

SPI 协议本身只规定了「有四根线、一根是时钟」，它没有规定双方如何在时钟上达成一致。问题出在两个地方：

• 时钟空闲时停在高还是低？不同厂商的器件在这一点上不统一，Flash 器件大多停在低，而某些传感器与显示控制器停在高。
• 数据在时钟的哪个沿被锁存？有的器件在时钟上升沿锁存，有的在下时钟沿锁存；也有的器件要求先输出再锁存（多半个周期），以保证首 bit 有输出时间。

两个问题各有两种答案，组合起来就是四种模式。四种模式不是四种「性能等级」，而是四种「时序约定」——它们之间不存在谁快谁慢，区别只在采样沿与变化沿的位置。把这一点想清楚，就不会再有「模式 3 比模式 0 快」这类误解。

四种模式中，模式 0 与模式 3 覆盖了绝大多数实际器件：模式 0 是各类存储器件与多数传感器的默认选择，模式 3 因首 bit 建立时间宽裕而在高速场合被推荐。模式 1 与模式 2 只在少数器件上出现，且总是成对出现在同一份手册里。本章后面会逐个拆开这四种模式。

3.2 CPOL：时钟空闲电平

CPOL（Clock Polarity，时钟极性）只回答一个问题：SCLK 在没有数据传输的时候停在哪个电平上。

• CPOL = 0：SCLK 空闲时为低电平，因此 CS 有效期间第一个出现的沿是上升沿。
• CPOL = 1：SCLK 空闲时为高电平，因此 CS 有效期间第一个出现的沿是下降沿。

CPOL 决定的其实是两件事：空闲电平，以及「第一个沿是哪一种沿」。第二件事经常被忽略，但它正是 CPHA 能够独立工作的前提——只有在 CPOL 确定之后，「第一个沿」和「第二个沿」才有确定含义。

从工程角度看，空闲电平的意义在于让总线在 CS 无效期间处于一个确定的状态：模式 0 的低电平是主控上电后的默认输出，模式 3 的高电平则便于用上拉把总线拉到确定电位，避免上电瞬间的毛刺被当成时钟沿。

3.3 CPHA：数据在哪个沿被采样

CPHA（Clock Phase，时钟相位）只回答一个问题：接收方在时钟的第几个沿把线上的电压读进去。

• CPHA = 0：数据在第 1 个沿（也称前沿 / leading edge）被采样。数据必须在第 1 个沿之前就已经稳定。
• CPHA = 1：数据在第 2 个沿（也称后沿 / trailing edge）被采样。第 1 个沿专门用来让发送方把数据放上去，第 2 个沿才读。

把这一条和第 2 节合起来，四种模式的沿分配就是确定的：

3.4 四种模式的完整对照

下面这张表是本章的核心。每种模式都必须读全四件事：取值、空闲电平、首位采样沿、后续位采样沿，缺任何一件都会在画波形时出错。

3.5 模式 0：CPOL=0 CPHA=0

模式 0 是覆盖面最广的模式，绝大多数 SPI Flash、部分传感器、显示控制器与 ADC 的默认模式都是它。四件事分别是：

• 取值：CPOL = 0，CPHA = 0。
• 时钟空闲电平：低电平。CS 无效期间 SCLK 停在低。
• 第一个数据位在哪个沿被采样：第 1 个沿，也就是上升沿。首位必须在 CS 拉低之后、第一个上升沿之前就已经被放到线上。
• 第二个及之后的数据位在哪个沿被采样：同样在每一个上升沿，与首位完全一致。数据在下降沿翻转。

也就是说，模式 0 的波形节奏是：低电平期间准备数据，上升沿采样，下降沿换数，然后重复。因为数据在下降沿才翻转，而下降沿落在低电平期，所以每一位数据的有效窗口跨越了整个高电平期——这是模式 0 首 bit 建立时间只有半个周期的原因，也是它在高速下最容易出问题的地方。

3.6 模式 1：CPOL=0 CPHA=1

模式 1 的四件事：

• 取值：CPOL = 0，CPHA = 1。
• 时钟空闲电平：低电平。
• 第一个数据位在哪个沿被采样：第 2 个沿，也就是下降沿。第 1 个沿（上升沿）不采样，只用来让发送方把首位推上线。
• 第二个及之后的数据位在哪个沿被采样：同样在每一个下降沿，与首位一致。数据在上升沿翻转。

模式 1 的节奏是：上升沿换数，下降沿采样。与模式 0 相比，整条波形往后挪了半个周期：首 bit 的建立时间从模式 0 的半个周期变成宽松的一整个周期，这是它唯一的优势。

3.7 模式 2：CPOL=1 CPHA=0

模式 2 的四件事：

• 取值：CPOL = 1，CPHA = 0。
• 时钟空闲电平：高电平。CS 无效期间 SCLK 停在高。
• 第一个数据位在哪个沿被采样：第 1 个沿。此时空闲电平是高，所以第 1 个沿是下降沿。
• 第二个及之后的数据位在哪个沿被采样：同样在每一个下降沿。数据在上升沿翻转。

模式 2 的采样沿与模式 1 完全相同，唯一的差别是 SCLK 停在高电平而不是低电平。因此从「读回来的数据」这一项上看不出任何区别，必须靠测量 CS 有效期间的第一个沿来判断。

它在实践中很少见到，原因有三：一是支持的器件少，手册明确标注支持的往往只有模式 0；二是首 bit 建立时间没有优势（与模式 0 一样是半个周期），而模式 3 同样空闲高却能给出一个完整周期；三是它与模式 1 构成一对——若一个器件族同时支持两个模式，一定是这一对，而不是模式 0 与模式 2。

3.8 模式 3：CPOL=1 CPHA=1

模式 3 的四件事：

• 取值：CPOL = 1，CPHA = 1。
• 时钟空闲电平：高电平。
• 第一个数据位在哪个沿被采样：第 2 个沿。第 1 个沿是下降沿，只负责把首位推上线；真正的采样发生在随后的上升沿。
• 第二个及之后的数据位在哪个沿被采样：同样在每一个上升沿。数据在下降沿翻转。

模式 3 的节奏是：下降沿换数，上升沿采样。由于时钟空闲在高电平，从机在 CS 拉低之后可以先保持输出，等第一个下降沿到来时才把首位正式推上线——从机因此获得了整整一个完整时钟周期的建立时间。

3.9 模式不匹配的两种失效形态

模式配错时，故障不会报错、中断或超时，只会安静地给出错误数据。但它的表现可以归为两大类，识别方法完全不同。

本章排查顺序

把本章压缩成可直接照着走的四步：

4. SPI 模式选择与使用注意事项

第 3 章讲清了四种模式本身的时序，本章解决实际工程里的问题：模式该由谁决定、常见器件支持哪些模式、选错了会怎样、片选与时钟怎么配合、全双工与半双工差在哪、多从机共享总线有哪些坑、DMA 会带来什么额外约束。

4.1 模式由谁决定：主控与器件谁说了算

结论只有一句：模式由器件的数据手册决定，主控只是被动跟随。

这个结论看起来理所当然，但工程上被违反的频率很高。常见的错误做法是：先看主控手册的默认配置（几乎总是模式 0），直接照抄，然后再去「试」器件。表面上试出来了，但一旦器件换批次、换型号、或者首 bit 偶发出错，就再也解释不通。

• 器件是时序的被动接受方，它的采样电路、输出驱动、CS 检测电路都是按某一个特定模式设计的。主控改模式不会改变器件的任何行为。
• 主控的 SPI 外设通常只支持模式 0 与模式 3（部分主控支持全部四种）。如果器件要求模式 1 或模式 2，而主控不支持，那么这块板在设计阶段就不应该成立——这是选型阶段要解决的问题，不是调试阶段。
• 唯一的例外是双向半双工与多 I/O 场合：此时主控还需要额外配置数据方向切换的时刻，而这部分是与模式正交的另一组约束。

4.2 常见器件支持哪些模式

不同类别的器件对模式的支持范围差别很大。下面按类别给出量级性的判断，具体到某个型号必须查它的手册。

4.3 模式选错的典型故障表现

下表把症状、原因与排查动作对应起来。按症状反查是排查模式问题最快的路径。

4.4 片选与时钟的启动与收尾时序

片选 CS 在 SPI 里承担三件事：锁存命令、界定一位数据何时开始有效、指示一次事务的起止。时序上有三个必须关注的量。

4.5 全双工与半双工的时序差别

前面几章讨论的都是四线全双工 SPI：MOSI 与 MISO 是两根独立的线，主控与从机在同一时刻各自发送与接收。它的时序最简单——两根数据线上的变化沿各自独立，只要模式匹配就一定成立。

三线（半双工）SPI 把 MOSI 与 MISO 合成一根双向线，这会额外引入一个时序维度：方向切换的时机。

4.6 多从机共享总线的时序陷阱

多从机时，SCLK、MOSI、MISO 三根线由所有从机共享，只有 CS 各自独立。这带来三条硬约束。

• 未被选中的从机必须保持高阻。这是总线能否工作的前提。高阻由器件的 CS 电路保证，不由软件保证——必须查器件手册确认。
• 若器件在 CS 无效期间不释放 MISO，总线会被占住。此时无论选哪个从机都读不到数据，而且现象是「只要上一个器件被访问过，后面就全错」。
• 所有从机的 CPOL / CPHA 必须一致。因为 SCLK 是共享的，模式不同的从机会在不同的沿上采样，从而读到错位的数据。

4.7 DMA 场景下的额外时序约束

DMA 解决了「CPU 来不及搬数据」的问题，但它引入了三个新的时序不确定因素。这三点是真实工程里非常容易踩的坑。

4.8 模式选择的决策清单

下面这张表可以照着走一遍。前三步在设计阶段就要做完，后两步在调试阶段验证。