NAND 接口协议演进 · 技术探讨

从异步 SDR 到 NV-DDR —— 一份给电路设计指南撰写者与料号设计文档整理者用的带宽演进账 ｜ 编制日期 2026-10-14 ｜ 版本号 Rev 1.0

结论： NAND 接口的带宽史本质上只有三个杠杆在反复叠加——总线位宽（x8 → x16）、 双沿采样（SDR → DDR）、单位时间沿数（时钟 / MT/s）。 ONFI 解决的是规范统一，Toggle 与 NV-DDR 解决的是时钟与数据的关系 （源同步、边沿对齐、DQS 训练）。三者不是竞争关系而是分层关系：ONFI 规范定义接口， Toggle 与 NV-DDR 定义时序，MT/s 与位宽定义带宽。写设计指南时把这三层分开陈述， 带宽论证立刻就自洽了。

读者路径

• 要写设计指南的带宽章节：直接看第 6 章（统一口径与逐代账目表）+ 附录 B（三轴总对照），这两处是可整段引用的论证骨架。
• 要定接口选型：第 1、2 章（为什么有 ONFI）+ 第 3、4 章（Toggle 与 NV-DDR 的时序差异）+ 第 5 章（x8 / x16 与并联）。
• 要做时序与余量设计：第 7 章（写侧 / 读侧参数）+ 第 8 章（写延时与 ECC 窗口）+ 第 9 章（余量工程）+ 附录 C。
• 要做调试与量产：第 10 章（三方协同与降速运行）+ 第 11 章（现象速查）+ 第 12 章（核查清单）。
• 与产品指南配套使用：本份只讲演进与账目，器件级接法与料号请回到《并行 NAND 电路设计指南》与《SPI NAND Flash 电路设计指南》。

全篇数值均为行业经验区间，用于建立量级概念；器件级设计一律以原厂正式 datasheet 与 JEDEC / ONFI 规范原文为准。

1. 从异步到同步：为什么必须有 ONFI

这一章从最朴素的异步 NAND 接口出发，说明它的天花板在哪里、为什么主控算力增长会把它逼到墙角，以及 ONFI 成立的动机。

1.1 传统异步接口的结构与天花板

最早的并行 NAND 接口是异步 SDR：没有时钟线，所有信号的变化都由「控制端先拉低、器件或主控应答、数据保持一段时间后再释放」这样的握手约定来定义。一条命令要经历「拉 CE# → 拉 CLE#/WE# → 送命令 → 拉 ALE# → 送地址 → 数据建立 → 数据保持 → 释放」这一整套固定顺序，每一步的延时都由 datasheet 里的一个 t 参数约束。

它的信号可以按职责分成五组。理解这五组的划分，是后面读懂任何一份 NAND 规格书的基础：

1.2 存储器带宽与主控带宽的匹配问题

把视角抬高一层：主控侧的算力与总线宽度在快速涨，存储器侧的带宽却长期停在原地。 结果是主控发出读命令之后大量时间在等，CPU 的有效产出被存储器的等待时间吃掉。

传统异步接口下这个缺口尤其刺眼，原因有三：

• 单沿采样：频率翻倍带宽也只翻倍，无法用「拉高频率」把缺口一次补上。
• 握手式时序：每条命令内部就有多段固定延时，命令之间的空转叠加起来占掉可观比例。
• 总线宽度受限：x8 配置下即使时序完美，单颗颗粒能给的带宽也有硬上限。

1.3 ONFI 的目标：统一异步 / 同步 / PAR 三个来源

在 ONFI 之前，并行 NAND 的时序定义有三个来源：

• 各厂商私有异步接口：命令序列大同小异，但信号定义、参数页字段、复位与上电要求各家不同；
• JEDEC 体系下的并行同步接口：由 JEDEC 规范定义的源同步 DDR 系列（NV-DDR 一族）；
• 厂商联盟推动的 Toggle 系列：读方向由颗粒输出差分 DQS 实现边沿对齐的一套时序。

三套来源各自都能工作，但混用时会出现三类现实问题：主控要写三套驱动、 同一料号的不同批次可能行为不一致、设计指南无法给出一套统一的时序参数口径。 ONFI 的目标就是把这三套来源收敛成一份规范。

1.4 协议分层：命令接口、时序接口、状态接口

要写一份能被电路设计者用起来的带宽章节，最重要的是把协议拆成三层。这三层的演进速度完全不同，混着讲必然讲不清。

为什么这个分层对写带宽论证有用

因为它能解释一句常被误解的话：「协议换代了，带宽翻倍了，但主控侧的软件改动很小」。 如果把协议当成一整块看，代际切换意味着全部重写；如果按三层拆开看，代际切换真正改动的只有第二层， 第一层和第三层基本连续。于是结论就清楚了：换代的成本集中在时序层，也就是电路设计与验证的成本。 这正是电路设计指南要重点写的地方。

2. ONFI 时间线与关键能力

这一章按代际梳理 ONFI 公开版本的能力增量。ONFI 的版本号迭代很快，各版本的修订状态与发布时间以 ONFI 联盟发布的规范原文为准；本节只描述每一代引入了什么机制，不逐条罗列版本细节。

2.1 ONFI 1.0：x8 / x16 的基本同步时序

ONFI 1.0 的核心贡献是把并行 NAND 的异步接口统一到一份规范，并把总线宽度明确划分为 x8 与 x16 两档。它规定的是「命令怎么发、参数怎么送、状态怎么回」，以及一批以 t 开头的时序参数， 用统一的命名和 min / typ / max 三值表述。

对电路设计而言，1.0 时代的关键词是「等」：等 tWP、等 tWH、等 tRHW。 所有时序余量靠在主控的等待周期里堆出来，这也是第 1 章说的三处天花板的直接来源。

2.2 ONFI 2.0：DDR 与新的时序参数

ONFI 2.0 引入源同步 DDR 机制，也就是本文档中反复出现的 NV-DDR 族。 它带来两件对电路设计影响最大的事：

• 时钟由主控驱动：WE#（写时钟）与 RE#（读时钟）均由主控输出差分对，数据在时钟的上升沿与下降沿各传一次，读方向的数据窗由颗粒输出的 DQS 给出。 带宽在同样时钟下直接翻倍，而代价是整条总线引入了「相位」这个新问题。
• 时序参数体系扩容：新增一批与源同步相关的参数，用来描述数据相对时钟的 有效窗口与相位关系。这一批参数的量级与传统异步参数差别很大，是第 7、9 章的重点。

2.3 ONFI 3.x / 4.x：与 NV-DDR 的关系、Zoned 的引入

ONFI 3.x 之后，规范继续把 JEDEC 体系下的并行源同步代际（NV-DDR2、NV-DDR3 一类）纳入统一框架， 并把训练、模式切换、降速这些流程进一步标准化。到 ONFI 4.x 时代（并行出现，不在 ONFI 裸接口内），更上层的存储栈（NVMe / SSD 控制器层）引入了 Zoned 命名空间（ZNS）概念：

Zoned 的意义在于把「块」这个擦除单位显式暴露给主机侧：主机按 zone 组织写入与读取，控制器负责 zone 内的顺序约束与回收。这不是一个纯电气话题，但它改变了主控与颗粒之间的命令交互形态， 因此电路设计指南里至少要知道它的存在与基本术语（zone、zone 内的顺序写约束、 块地址空间的管理方式），否则软件层文档会缺少背景。

2.4 各代能力矩阵

把 1.0 到 4.x 的能力放在一起对比，可以清楚看到三件事：时序层在持续加固、 命令层基本连续、状态层的地位随训练机制上升。

3. Toggle 1.0 / 2.0

Toggle 是一套源同步时序方案，与 ONFI 异步模式在同一颗料上并存。它的核心机制只有一条：把时序变成「边沿对齐」。本章讲清这条机制与两代之间的差异。

3.1 RE 差分时钟把时序变成「边沿对齐」

传统异步接口里，两端（主控与颗粒）没有共同的时间参考，只能约定「等 t 纳秒」。约定是脆弱的： 温度变化、工艺离散、板级延时差异，都会把实际偏差推出约定值。

源同步的做法是让数据的驱动方同时输出选通：读方向由颗粒输出差分 DQS，主控按它采样读出数据；写方向由主控用自己驱动的时钟送出数据，命令与地址则按主控驱动的时钟沿锁存。这样一来，两端的采样点天然对齐， 「等 t 纳秒」升级成「等这个时钟沿」——这是本章最重要的一句话。

3.2 Toggle 1.0 的握手与数据有效窗口

有了边沿对齐，Toggle 把一次页读拆成命令相与数据相两段： 命令与地址在控制沿被采样，数据在数据沿被搬出。中间的等待时间由协议规定，主控按固定规则插入等待即可。

真正需要设计者理解的是数据有效窗口这个概念。数据在时钟的有效沿上被采样， 而数据本身在颗粒内部是提前准备好的。这意味着每个数据周期都有一段「稳定区」， 颗粒保证数据在这段区间内已经稳定并保持足够长时间。稳定区的宽度就是余量。

3.3 Toggle 2.0 引入 DQS

Toggle 1.0 的主要局限在于：数据有效窗口的位置由颗粒内部实现决定，主控只能被动接受。 随着频率继续往上走，窗口位置在周期内的漂移会吃掉剩余余量，于是出现了 Toggle 2.0 引入的 DQS。

DQS 是一条由颗粒输出的差分选通信号，它的边沿直接标出数据窗口的中心位置。 主控不再靠猜「数据相对于 RE 有多大偏移」，而是直接按 DQS 的边沿去采数据。

3.4 Toggle 与 ONFI DDR 的差异对照

「Toggle」与「ONFI DDR」经常被混着说，但它们不是同一层的东西： ONFI 是规范，DDR 是采样方式，Toggle 是一套具体的时序来源。 把这三层分开，差异就一目了然。

4. NV-DDR 系列

NV-DDR 是并行 NAND 源同步接口的 JEDEC 体系路线。它的特点是把命令与数据分成独立的通道，各配各的时钟，并在后续代际引入训练。本章讲物理组织、代际增量与训练机制。

4.1 NV-DDR 的物理组织：SIO0~7 与 DQS

NV-DDR 最需要理解的一件事是通道的划分。它的信号不是混在一起，而是分成三条通道： 命令通道、数据通道、选通通道。每条通道有独立的时间基准，因此可以独立设计时序。

4.2 NV-DDR2 / NV-DDR3 的主要增量

NV-DDR 每一代的主要增量都集中在同一件事上：把有效窗口收窄这件事做得可控。 具体手段包括引入更多的时间基准（独立 CK、DQS）、引入训练流程、以及规范更细的时序参数体系。

需要强调的是：具体代号与各代的能力参数请以 JEDEC 发布的规范原文与器件 datasheet 为准。 本节只描述增量的性质，不给出逐项数值。

4.3 训练机制（写对齐 / 读对齐 / 训练窗口）

训练要解决的是一个具体问题：让写入端与读出端的时序边界对得上。 分两类：

• 写对齐（write align）：确定数据相对于写入时钟的位置，让每个数据都落在窗口内。
• 读对齐（read align）：确定读出数据相对于读时钟 / 选通的位置，让主控在正确的时刻采样。

训练窗口则是一个搜索范围：训练会在一个允许的时间窗内尝试若干位置， 观察哪些位置能稳定通过，选出可用区间。协议规定的训练窗口参数限定了这个搜索范围与步进方式。

4.4 控制器能力不等于颗粒能力

这是本系列文档反复强调的一条：「主控支持 NV-DDR3」和「你这颗料能跑在 NV-DDR3 档位」是两件事。 把这两件事混为一谈，是高速接口调试中最常见的预期偏差来源。