高速 Flash PCB 布线与阻抗控制

把 ONFI / Toggle / eMMC HS / UFS 的电气问题收敛成三个被吃掉的裕量：阻抗连续性、回流路径、串扰耦合 —— 一份设计视角的机理与规则文档 ｜ 编制日期 2026-10-14 ｜ 版本号 Rev 1.0

结论： 高速 Flash 的失败绝大多数不是器件选错了，而是版图把信号完整性预算吃光了。 因此正确的顺序是先定叠层与目标阻抗，再定每根线的拓扑与端接，最后才用长度匹配与参考平面缝合收尾——顺序不能颠倒， 因为叠层没定就谈等长，等于在还不知道特征阻抗的前提下算延时。 全篇所有涉及几何与材料的数值都只写常见量级，实际取值一律以叠层设计、板厂工艺能力与实测为准。

读者路径

• 已经出了问题，想知道查什么：第 1 章看清三个裕量的对应关系，然后直接翻附录 C（按故障现象分类的排查手册）。
• 马上要画板，需要一套规则：第 3 章叠层 → 第 4 章拓扑与端接 → 第 5 章布线规则 → 第 6 章串扰，按顺序读完就不用回来补课。
• 只做某一种接口：第 8 章按接口拆开讲（SPI NOR / PPI / ONFI 与 Toggle / eMMC HS / UFS 差分），每节独立可读。
• 怀疑电源而不是信号：第 7 章的目标阻抗与同时开关噪声，解释「信号看着没问题但就是错」的那一半原因。
• 要做测量报告：第 10 章的眼图、探头与 TDR，重点是常见误判那一节。
• 只要速查表：附录 B 与 12.2 节。

1. 为什么高速 Flash 的成败在版图

这一章先建立一个共识：器件数据手册上的电气参数是有前提条件的。弄清楚那些前提是什么，就能理解为什么「原理图完全正确」的板子照样会在高速档上出错。

1.1 器件选对了为什么还是不稳

先说一个常被忽略的事实：器件规格书里的时序、摆率、驱动强度，全部是在一套明确的参考条件下测出来的——通常是特定的负载电容、特定的测试夹具、特定的端接方式与特定的电源电压、温度。规格书保证的是「在这套条件下，我的输出会是这样」，而不是「在你手画的一块随便的板上也会是这样」。

于是出现了一类典型的工程困境：

• 同一颗器件、同一份原理图、同一套驱动代码，只因为换了一块板、挪了一次布局，高速档就开始出错；
• 波器上看波形「没什么问题」——有幅度、有过冲但不算夸张、也看不出明显的振铃——但数据就是偶尔错一个字节；
• 降一档速率立刻全好，于是大家得出结论「这颗器件跑不到这么高」，然而同一型号在另一块板上却跑得很稳。

把这三种现象放在一起看，答案就清楚了：出问题的不是器件，而是器件与理想条件之间的那段差距。这段差距由三样东西决定，而它们没有一样印在器件的数据手册上：

还有一类更隐蔽的情况：低速下完全正常，一提速就崩。这恰恰是版图问题的指纹。低速时走线的分布效应被缓慢的上升沿吞掉了，怎么画都不出错；一旦速率上去，同一块物理板会从「基本可用」翻转成「明显不够」。翻转点落在哪一档，取决于版图而不取决于器件。

1.2 三个被吃掉的裕量

把上一张表再往里推一层，所有具体规则最后都指向三件事。它们不是并列的三个注意事项，而是同一份预算的三个去路：每一份损失最终都换算成接收端的幅度变小、到达时刻漂移，或者两者兼有。

1. 阻抗连续性——信号从驱动器出来到接收端，一路上看到的瞬时阻抗变了几次。每一次变化都产生一次反射，反射与原信号叠加，边沿上就出现台阶与振铃。吃掉的是幅度裕量与最坏情况下的阈值裕量。
2. 回流路径——每一根信号的电流都要原路回去，回去的那条小路不是画出来的，而是信号正下方参考面里电感最小的那条。参考面一旦被切开，或者换层时没人接手，回流被迫绕大圈，回路面积变大、电感上升。吃掉的是边沿速度与抗干扰能力，而且这一项往往同时制造辐射问题。
3. 串扰耦合——相邻两条线之间存在互容与互感，攻击网络每次翻转都会往受害线注入一份能量。吃掉的是到达时刻的确定性，表现为抖动而不是稳定的幅度下降，因此最难用静态测量发现。

它们之间的关系可以这样记：阻抗连续性决定信号怎么看自己，回流路径决定信号怎么看回来的路，串扰耦合决定信号怎么看邻居。三者叠加的结果，就是接收端那张眼图。

图 1 请记牢：它不是三类问题的清单，而是一条链路上连续的三个环节。第二到第七章的规则，都是在回答「这三个环节分别怎么守」。

1.3 与电路设计指南的分工

本产品线里已经有面向器件级接线的《电路设计指南》，也有面向驱动与配置流程的《软件设计规范》。把它们混着看很容易产生「这篇好像讲过」的错觉，因此先把边界写清楚：

三条分工里最重要的是最后一条：本篇不是讲了另一件事，而是讲了前两份文档里那些隐含假设是否还成立。举例来说，软件层把接口速率从某一档切到更高档时，隐含的前提是板上的上升沿还能在接收端打开足够的采样窗口；这个前提由本篇的第 2 章到第 7 章保证。

1.4 从什么速率开始必须按传输线处理

这是全文最关键的一个判据，也是被误传最多的一条规则：决定要不要按传输线处理的不是时钟频率，而是走线长度与信号上升沿在板上铺开的那段长度的关系。

理由很直接。信号翻转之后，需要一段时间才能把能量沿走线送到接收端并且得到回应（通常以反射的形式）。如果这段时间远短于上升沿本身，反射还没成形就被上升沿「吞」掉了，整条走线的行为就和一个简单的电容负载没什么区别；如果这段时间接近或超过上升沿的量级，反射就会完整地出现在波形上，表现为台阶或非单调边沿。前者可以按集总参数看，后者必须按分布参数（传输线）看。

把这句话换成可以量化的形式：

• 板上信号的有效传播速度：由介质的有效介电常数决定。常见板材上，信号传播速度在「每纳秒走十几厘米」这个量级，折算下来每厘米大约几十皮秒；具体数值以叠层设计、板材参数与实测为准。
• 临界长度：工程上常见的做法是取「上升时间内信号能走的距离」的某一个分数（常见取六分之一到四分之一这个量级）作为临界长度；走线超过它就应当按传输线处理。这个分数不是一条物理定律，而是一个工程裕量，不同行业、不同接口规范取值不同。
• 等价判据：把走线的往返时间与信号的上升时间比较。往返时间远小于上升时间时可按集总处理；两者同量级时必须按分布处理。

注意表里最下面两行的措辞：到了 DDR 与差分这一档，「按传输线处理」不是可选项。这时再用「这根线很短应该没事」来安慰自己是危险的，因为短到什么程度算短，取决于上升沿而不是取决于眼睛看上去的距离。

1.5 本文主线与读者路径

本篇给出的不是一份可以照抄的口诀表，而是一条顺序不可颠倒的三步法：

1. 先定叠层与目标阻抗：确定层数、每层用途、介质厚度、目标单端 / 差分阻抗，并由二维场求解器与板厂能力共同确认线宽。这一步的输出是「这根线在多宽、多厚、参考什么」。
2. 再定每根线的拓扑与端接：明确是点对点、菊花链还是星形，有没有分支，需在哪些位置放何种端接。拓扑一旦错了，后面所有精修都是在错误的基础上做装饰。
3. 最后用长度匹配与参考平面缝合收尾：做同组信号的等长、处理换层处的伴随地过孔、补上跨越分割时的回流通路。

与三步法配套的还有一条闭环原则：版图阶段的所有判断，最后都要回到测量上验证。第 10 章讲的就是怎么测才不会被自己骗——眼图要看对的量，探头接法会改变被测对象本身，TDR 读数要扣除夹具的影响。没有这一步，前面三步的「以为」就永远是以为。

注：本篇在第 8 章会按 SPI NOR / PPI NAND / ONFI 与 Toggle / eMMC HS / UFS 逐个展开差异化要点；这些章节之间不需要顺序阅读，可以按需跳读。

2. 传输线与阻抗基础

这一章把「传输线」从一门课压缩成四件事：什么时候必须当成传输线、特征阻抗由什么决定、不连续怎么变成反射、延迟怎么换算。后面所有布线规则都是从这四条推出来的。

2.1 什么时候必须建模成传输线

同一根铜线可以用两种差别很大的模型去看，区别在于是否承认「信号传播需要时间」这件事。

• 集总模型：把整条走线看成一个挂在驱动器上的电容（必要时再串一点电阻）。它的隐含假设是——这条线足够短，以至于线上各点的电压在同一时刻几乎相同，驱动器看到的就是一个正在充电的电容。
• 分布模型（传输线）：把走线切成无穷多个小段，每一小段都有自己的串联电感与并联电容。信号以有限的、由介质决定的速度往前走，接收端此刻看到的东西，是「若干时间之前在别处发生了什么」的结果。

关键分界线可以这样说：把能量送到线的末端并等到回应（通常以反射的形式回来）所需要的往返时间，与上升时间相比谁大。往返时间远小于上升时间时，整个过程发生在上升沿内部，来不及显形，集总模型完全够用；两者进入同一量级时，反射会以台阶的形式完整出现在波形上，必须按分布模型处理。

2.2 特性阻抗由什么决定

特征阻抗不是材料属性，也不是某个部件的规格，它是这条线在当前几何与当前材料下呈现出来的一个量。定性地说，它约等于根号下（单位长度电感除以单位长度电容），于是凡是能让电感变大或让电容变小的几何改动，都会把阻抗往上推，反之亦然。

把这个定性关系落实到具体变量上，一共只有五个：

• 线宽 w：线变宽，单位长度电容变大、电感变小，阻抗下降。这是最容易被当成唯一变量的一个。
• 介质厚度 h：走线离参考面越远，电容越小，阻抗上升。它的敏感度通常不低于线宽，却经常被忽略。
• 介电常数 Er：材料吸电能力越强，电容越大，阻抗下降。Er 不是常数——它随频率缓慢变化，也随树脂含量、铜箔粗糙度、板材批次变化。
• 铜厚 t：铜变厚会让边缘场略微改变，阻抗通常略降；影响不如前三个显著，但在细线上不可忽视。
• 参考面的数量：只有一侧有参考面是微带线，上下都有参考面是带状线。同样的线宽在带状线里通常给出更低的阻抗，因为多了第二条通路。

对差分对而言还要加上对内间距 s：两根线靠得越近，彼此之间的耦合越强，等效到单根上的阻抗越低。所以差分对的阻抗由「对内耦合」与「各自对参考面的耦合」共同决定，而不是由其中单独一项决定。

2.3 反射与阻抗不连续

当信号沿线前进遇到某处的瞬时阻抗与之前不同，一部分能量会继续往前，另一部分会原路返回。返回量与进入量的比值叫反射系数，定性上等于（后段阻抗减前段阻抗）除以（后段阻抗加前段阻抗）。从这个式子能直接读出三件事：

• 阻抗变大给出正的反射，表现为过冲；阻抗变小给出负的反射，表现为下陷或负的台阶。
• 不连续越剧烈，反射越强；完全开路几乎全反射且极性为正，完全短路几乎全反射且极性为负。
• 反射是在两侧来回进行的，因此会有多次反射叠在一起，形成振铃。

由此得到的工程结论是：真正有害的不是「有没有反射」——任何板都有——而是反射产生的额外波形分量，会不会在接收端造成阈值误判或时序漂移。判定标准是反射到达的时间与上升时间的关系：早于上升到阈值之前就回来的那部分，会被计入波形形状；晚到的部分则表现为后续 bit 的背景扰动。

2.4 传播延迟与波长的比较

信号在板上的传播速度由介质的有效介电常数决定：有效介电常数越大，速度越慢，单位长度延迟越大。这一点带来两个必须记住的结论。

第一，不同层的延迟不一样。外层一侧是介质、一侧是空气，有效介电常数小于板材标称值；内层被介质完全包围，有效介电常数更接近板材标称值。因此同一块板上，外层的单位长度延迟通常小于内层。常见板材上的传播速度在「每纳秒十几厘米」这个量级，折算下来每厘米几十皮秒，具体数值以叠层与板材参数为准。

第二，等长换算必须按层分别计算。如果一组信号一半走外层一半走内层，却按同一个速度去换算「多长等于多少时间」，等长做完反而可能引入偏差。这正是「先定叠层再谈等长」的物理依据。

还有一个容易被忽略的现象：板材内部的玻纤编织会让局部介电常数不均匀。走在玻纤束上方与走在编织窗口上方的两条线，单位长度延迟可能有细微差别；在对内等长要求很严的差分对或 DDR 组里，这种差别会以几十皮秒量级出现。是否需要为此选用特定编织方式的板材、是否要按特定角度走线，按板材厂商建议与实际容错决定。

2.5 常见误区

图 4 下半部分的剖面值得单独说一句：「差一点没事」这种判断必须针对最差的那一点，而不是平均值。一条链路里往往同时有容性凹陷与感性过冲，两者在空间上错开并不互相抵消——它们在时间上各自显现。

至此，第 2 章给出了判断信号行为的四个基本工具。第 3 章开始把它们变成板上可以执行的东西：先是把这些集合起来落成一套叠层与参考平面方案，因为它是所有后续规则的地基。

3. 叠层与参考平面

三步法的第一步就在这里落地。叠层是所有后续规则的地基：它决定了能达成什么样的阻抗、回流有没有地方走、相邻层的串扰有多大。这一章讲怎么把这套地基搭起来。

3.1 叠层设计的目标

叠层不是「层数越多越好」，而是在成本、层数、电气性能之间找到一组同时满足四个目标的排布。这四个目标按优先级排：

1. 每个高速信号层都紧邻一个完整的参考平面。这是硬性要求——没有参考平面的信号层，等于让回流自己想办法回家。
2. 目标阻抗在工艺公差内可重复达成。介质厚度的压合公差、铜厚的蚀刻公差都要能容得下线宽的调整余量。
3. 相邻信号层的走线方向互相正交。一层横走一层竖走，可以把层间的宽边耦合降到最小。
4. 电源平面与地平面成对靠近，它们之间形成的平板电容是高频去耦的第一道供应。

3.2 参考平面的完整性

「参考平面」这个词容易被理解成「一层同样漂漂亮亮的铜」，但回流要的并不是一张漂亮的铜皮，而是一条阻抗足够低的通路。由此引出三条要求：

• 平面要连续：被大量过孔、走线切割过的平面，在电流需要横穿的方向上会失去低阻抗通路。常见的问题是电源平面上密密麻麻打了不同网络的过孔，反焊盘连成一片，等效成了「有洞穴的平面」。
• 禁止或非铺铜区要受控：某些区域因为隔离要求要挖空铜皮（例如高压隔离槽、天线净空区），高速信号必须绕开这些区域的上方。
• 夹在两个平面之间的信号层要有明确的主从关系：当一个信号层夹在两个平面之间时，两个都可能成为回流层，实际分布由两者到信号线的距离决定（距离近的一侧承担更多）。了解这一点，才能解释为什么某些看似对称的叠层里，阻抗与延迟并不对称。

3.3 平面分割与跨分割

平面被切开通常是有理由的：模拟地与数字地要分开、几个电源域要隔离、某个区域要达到安规距离。但代价必须有人承担——那就是跨越这道裂缝的信号。

信号线本身可以毫无阻碍地从裂缝上方跨过去（它是一条普通的铜线），问题出在回流：它一直在信号正下方的参考面里走，遇到裂缝只能绕行。

• 绕行意味着回路面积变大，等效电感随之上升；
• 电感上升会让边沿变缓，同时让这条线更容易被别人干扰也更容易干扰别人；
• 因为这是一个环路，它同时也是一个效率不错的天线——很多「产品辐射超标但找不出源头」的案子，源头就是某几根跨越裂缝的线。

所以当裂缝不可回避时，要给回流一条就近的通路：在跨越点附近安排桥接（跨接电容或铜桥），让回流不必绕远。注意这条通路必须紧邻跨越点——隔了很远就等于没做。

3.4 平面缝合与过孔

把上面这条思路再扩大一点，就得到平面缝合的整套规则。它们回答的是同一个问题：当回路不得不换层或换平面时，怎么把通路口子降到最小。

• 伴随地过孔（stitching via）：信号换层时，在换层过孔旁边放置连接两个参考平面的地过孔，让回流可以跟着换。位置要靠近信号过孔（近距离优先），数量按工艺间距与实际并行长度决定。
• 多块同网络铜皮的缝合：同一块地上的不同区域（如顶层的地铜皮与内层地平面），要用足够密的过孔连接，避免它们在高趋于不同电位而形成「贴片天线」。
• 跨缝桥接：两个被切开的平面之间需要为回流提供通路时，优先用铜桥；需要直流隔离时用跨接电容或其他符合产品要求的器件，位置必须贴近跨越点。
• 过孔自身的残桩：过孔有自身的残桩（stub），在高速下残桩是一个开路残端，会产生多次反射；当残桩影响的量级不可忽略时，需要考虑背钻或改用其它孔结构（如盲埋孔或背钻孔）。

3.5 介质材料的选择

板材之所以重要，是因为它同时决定两件事：有效介电常数（决定阻抗与传播速度）与损耗（决定高频衰减）。常规的 FR-4 级别板材在多数存储接口的多数速率档下是够用的，但是否够用要看两件事——链路有多长、信号的上升沿有多快。

• 介质损耗：随频率上升与走线长度增加而累积，表现为高频分量的衰减；它把陡峭的边沿变成圆滑的边沿，从而把接收端的 Effective 窗口压缩。
• 导体损耗：由趋肤效应与铜箔表面粗糙度决定。频率越高，电流越贴着铜的表面走，粗糙的铜表面等于把路径变长。
• 含胶量与玻纤编织：影响局部的有效介电常数，进而影响局部的速度；这在需要严格等长的差分对上会显现。

选择时的判断顺序：先估算走线的实际长度与速率，判断损耗是否在裕量之内；只有当余量明显不足、或者一致性不可接受时才升级板材。板材升级会带来成本与交期的代价，把它当成常规配置是没有必要的。

3.6 叠层检查清单

• 每一层高速信号层的上下是否至少有一层完整参考面？
• 相邻的信号层是不是安排成走线方向正交？
• 目标单端阻抗与差分阻抗是否都已写出，并按板厂实测参数算出线宽？
• 叠层的压合厚度公差是否容得下线宽的调整余量？
• 所有高速网络是否可以避免跨越任何平面分割？
• 换层过孔旁是否都安排了伴随地过孔？
• 同网络铜皮之间的地过孔是否足够密（板边与接插件一带尤其要查）？
• 过孔残桩的长度是否已经核实，需要背钻的是否已标注？
• 板材的 Er 与 Df 参数是实测值还是标称值？
• 叠层表是否已经发给板厂确认（含可制造性与公差）？
• 是否留了阻抗测试条以便首件测量？
• 等长换算所用的 delays 是否按层分别计算？

图 5 里容易被抄错的一点是：电源平面（L4）之所以被放在两个信号层之间，是因为它必须紧邻自己的配对地平面，而不是因为「中间总要有个东西」。如果把它挪到远离任何地平面的位置，它的高频回流就只能靠远处的电容，效果会明显变差。

4. 拓扑与端接

三步法的第二步。拓扑决定了一条网络有几个负载、有没有分叉、在哪儿分；端接决定了多出来的能量往哪儿去。拓扑错了，后面所有精修都只是在一个错误的骨架上加装饰。

4.1 点对点、星形与菊花链

三种基本拓扑的区别，在于驱动器看到的负载是怎么挂上去的：

• 点对点：一个驱动器对应一个接收器，中间没有分叉。驱动器看到的就是这一条线的特征阻抗，最容易预测，也最容易端接。这是高速链路的首选。
• 菊花链：负载一个接一个地串在同一条线上。每个负载的输入电容沿线分布，使得这一路径上的瞬时阻抗一路变化；同时每个负载接入点都是一个潜在的次级反射源。它在低速并行接口上便宜好用，在高速档上往往就是失败的原因。
• 星形：从驱出一个点出发，多路分支同时到达各自的负载。它的优点是各分支长度可以做到一致，到达时刻一致；缺点是分支点多（每个点都有阻抗不连续），且驱动器看到的是多路并联的负载。

把这三条放在一起看，取舍就很清楚：点对点最简单；星形用更复杂的代价换来时序一致；菊花链用最少的走线换来最差的电气预测性。

4.2 多器件挂载的拓扑选择

存储接口里真正需要挂载多个器件的场合不算多，但每一种都有自己的约束：

• 多颗 SPI NOR / NAND 共用一组数据线：常见做法是共享时钟与数据，用各自的片选分开。此时时钟线挂了多个负载、分支不可避免；低速档上问题不大，高速档必须额外校核。
• 多颗并行 NAND 共享数据总线：总线上有多组分时复用的收发器，负载数量直接决定能否达到目标速率，常常需要把负载电容计入时序预算。
• eMMC 与 UFS：通常是点对点设计，器件内部已经把控制器与被控对象集成在一起，外部基本上不需要考虑多挂载。

4.3 串联端接与并联端接

端接的本质只有一句：给沿这条路走过的能量一个「吃掉它」的地方，让它不要折返回来。具体实现主要有两类。

源端串联端接：在驱动器输出脚附近串一颗电阻。它的工作方式是——把驱动器的输出阻抗补起来，让它整体上接近走线的特征阻抗，于是第一次出发的波在执行 Done; 到达负载端时发生一次几乎完全的正反射（因为接收端输入阻抗很高），这一次反射是有用的，它把负载端的电压抬到全幅度；反射回到源端时被那颗串阻吸收，不再来回。

• 优点：元件少、几乎没有直流功耗，是最常用的方式。
• 代价：负载端的波形在第一次到达时是半幅度的，要等到反射回来才升上去。这意味着它对沿途不能有其它需要立刻判决的负载——这正是它只适用于点对点末端负载的原因。
• 位置要求：必须靠近驱动端，放在中途或末端就没有预期效果。

负载端并联端接：在接收端把走线通过电阻接到参考电平（地、或专门的端接电压）。它的工作方式是让走到终点的能量直接被吸收，不再折返。

• 优点：终点看到的波形没有「先半幅度后升上去」的过程，沿线若有多个负载也能维持波形。
• 代价：有直流功耗（接到地或电源时尤为明显），或者需要一路专门的端接电源（并保证它本身干净）。
• 变种：分压形式的端接可以兼顾电平与功耗；交流形式的端接（串电容）能去掉直流功耗，但会引入一个额外的时间常数，不适合要求严格的电路。

4.4 时钟与片选的拓扑

在所有信号里，时钟与片选这两根必须单独拿出来讲，因为它们出错的方式与数据线不同：数据错了是坏数据，时钟与片选出错了是采样时刻错或目标器件选错，后果往往更严重也更难复现。

• 时钟要当作最敏感的一根线来对待：优先点对点；必须扇出时使用时钟缓冲器把它拆成几组点对点，而不是一根线拖多个负载。时钟线上任何一次分支都会在各自的分叉点产生一个不连续。
• 不要在时钟上做「试试看」的改动：正因为时钟的上升沿最陡，任何为了「改善」而并联上去的电容都可能把它拖成慢边沿，把幅度问题换成时序问题。
• 片选的特殊性：它通常不快，但它是「这一刻谁在说话」的门控信号。它要干净而不必最强——毛刺会让别的器件误以为被选中，抖动的边沿会让总线切换的时刻不确定。
• 长度关系放到第 8 章讲：不同接口的时钟与数据关系差别很大（SDR 与 DDR 完全不同），这里先看拓扑。

4.5 端接与驱动强度的配合

驱动器一般提供几档可配置的驱动强度（不同厂商的命名不同，本质是输出级的等效导通电阻不同）。它一来影响上升沿的陡峭程度，二来决定源端端接电阻的取值。

• 驱动强度越强 → 输出阻抗越低 → 上升沿越陡 → 更容易暴露版图的薄弱之处，同时更容易出现过冲。
• 源端串阻的目标值定性上是把驱动器输出阻抗补到接近走线的特征阻抗；由于输出阻抗是随电压与 Process 变化的，实务上以器件模型或实测为准。
• 于是《 strong》结论：先定拓扑与端接，再回头定驱动强度。把驱动强度当成主要的调优手段，等于把一个应当在中为变量的东西留到了最后。
• 而在调试阶段，改驱动强度是一个极好的诊断手段：如果把它调慢问题消失，说明原问题是版图表现出的敏感性，而不是器件的原生缺陷。

4.6 拓扑对照

把第 3 章与第 4 章合起来看，三步法的前两步已经完成：叠层给了「什么线宽、参考什么」，拓扑与端接给了「怎么连、多出来的能量往哪去」。第 5 章与第 6 章讲第三步——长度匹配、层数安排与串扰控制，这些是把前两步的成果兑现到具体每一根线上的操作。