1.1 并联与串联：一句话说清两种阵列

把两种阵列画在一张图上（见第一章的阵列对照图），差别一目了然：NOR 的三个要素是位线、字线和一个个各自独立的单元接触；NAND 的三个要素是位线、字线和一条被两个选择管夹在中间的单元串。

这张图需要盯住的是三个细节：

• NOR 的接触孔数量：每个单元的漏极都有一条自己的金属通路挂到位线上。图里每条位线旁边那几个小方块就是接触孔，三个字线行、三条位线列，一共九个单元、九个接触。
• NAND 的串结构：一串单元被串选择管（SSL）和地选择管（GSL）夹住，整串只有两端有接触通路。要让非选中串彻底断开、选中串接通，就靠这两个选择管。
• 字线在两种阵列里的角色不同：NOR 里字线选中「一行单元」，被选中的单元直接把它所在位线的状态改变；NAND 里字线选中「一串里的某一个单元」，但要测它，还得让同一串其余单元全部导通。

从「有三个数量级差」的角度看，这个差别很难直观体会；但从几何上看非常简单：并联的每一路都能单独接通，串联的每一节都得借道邻居。后面所有性能数字，本质上都是这句话在不同环节的表现。

1.2 NOR 侧：每个单元直接挂接位线

NOR 阵列的名字来自它的逻辑行为：把字线看作输入、位线看作输出，只要任意一个单元导通，位线就被拉到低电平——这是一个「或非（NOR）」关系。这个逻辑行为的前提，正是所有单元并联在同一条位线上。

读出时发生的事情非常直接：行译码器把目标字线抬到一个介于已擦除单元与已编程单元阈值之间的读电压；被选中的这一行里，某些单元导通、某些不导通；导通的那几个把自己那条位线的状态改变，灵敏放大器（sense amplifier）比较位线电流与参考电流，在一个拉到之类的时间内给出 0 或 1。

• 被选之外全不管：同一条位线上其它未被选中的单元，因为字线没被抬起而处于截止状态，对读出没有任何贡献，也不会挡路。
• 结果直接可用：灵敏放大器的输出就是数字电平，可以直接送上数据总线，不需要任何中间缓冲、不需要纠错、不需要等待。
• 地址天然成立：既然每个单元都能被行列坐标直接挑出，把它映射到 CPU 的地址空间就成了一个纯粹的译码问题。

这就是为什么 NOR 能被当作「只读存储器」而不是「块设备」来使用：CPU 给一个地址，介质在几十纳秒到一百多纳秒之后返回一个字，中间没有任何协议、没有软件栈。

1.3 NAND 侧：一串单元夹在两个选择管之间

NAND 阵列同样让字线横向排列、每个单元的栅极接字线，但纵向不再是各自独立的接触，而是把几十个单元的沟道串成一条：上一个单元的源（漏）直接是下一个单元的漏（源），中间没有任何金属接触。这一串的两端，通过串选择管接位线、通过地选择管接源极线。

要读这一串里的某一个单元，流程被迫变成这样：

• 第一步：把串选择管打开，让这一串接到位线上；同时打开地选择管，让这一串接到源极线上。
• 第二步：把不需要读的那些字线全部抬到一个足够高的通过电压（Vpass），让它们无条件导通；只有被读的那条字线抬到读电压（Vread）。
• 第三步：整条串作为一个分压结构被充电，最终整串通不通决定了位线是被拉下来还是保持高电平。
• 第四步：整串的结果被锁进页缓冲（page buffer）。注意这里锁进来的是整条串，也就是一个字线上的所有单元——这就是「页」的物理原形。

换句话说：NAND 的每一个控制动作天然是「整串」的。串上有 32 个单元也好、128 个单元也好，读数都是一次把整串拉起来判。这个事实后面会一路传导到读延迟、页大小、ECC、FTL 和文件系统。

1.4 从一处差别推导出后面全部差异

把「并联 / 串联」这一个起点，沿着工程链路往下一层一层推，就能得到本文的全部章节。下面这条因果链是全文的索引，后面每一章都是在展开其中一格。

2.1 最小可寻址单位怎么被连线方式决定

「最小读出单位」这个概念在 NOR 和 NAND 上的含义完全不同。NOR 上它通常由接口宽度决定——并行 NOR 给出 x8/x16，就一次给一个字节或一个字；SPI NOR 更极端，按时钟一位一位往外 shift，理论上颗粒度可以到「任意字节」，只是慢。

NAND 上它完全由物理结构决定：一个字线上的所有单元在一次读动作里被同时判读，全部锁进页缓冲。这个数量等于「一条位线上挂了几串」乘「每串在这个字线上有几个单元」，也就是页大小。想要更小的单位，物理上做不到——串一端的电位恰恰反映的是整串的串联结果，你无法只问其中一个。

最后一行值得单独留意：SD NAND / eMMC 让主机看到 512 B 扇区，很容易让人误以为「控制器帮我把页变成了扇区」。控制器只是做了缓冲与再封装，底下那次物理读依然是整页，只是这份额外的整页开销被控制器吞掉了、并且摊到了后续扇区上。

2.2 一次随机读要走完的多米诺

把两条路径并排放开，差距就不是「一个数字」，而是一串步骤的累加。下图左边是 NOR 的一次随机读，右边是 NAND 想拿到一个字节必须走完的路。

需要强调的是：NAND 这六步没有一步是浪费的，每一步都被串联结构逼出来。

• 不能没有通过电压：因为其余单元截止会让整串断开，被测单元的状态再好也传不到位线上。
• 不能没有页缓冲：因为一次判读的结果整串一起出来，必须先有地方暂存，才能谈后续传输。
• 不能没有 ECC：因为 NAND 的原始误码率显著高于 NOR，在几百 KB 到几 MB 的一页里，出错几乎是必然事件，不纠错无法交付。
• 不能不要串行输出：因为页缓冲里是几千字节，接口只能逐字节或逐位送出，这一步本身就占掉相当比例的时间。

所以「NAND 读一个字节慢」不是一个可以优化掉的参数，而是六步共同决定的结果。优化能做的是压缩其中某几步（例如用更快的接口、更高页并发），但整页读出这件事本身不可能跳过。

2.3 按页不是协议规定，是结构必然

一个常见的误读是把「按页」当成 NAND 规范里的约定——仿佛只要定一个更灵活的协议就能按字节读。事实上顺序恰好相反：先有了串联阵列必然按串读的物理事实，才有了页这个数据结构，然后所有的命令集、编程模型、FTL、文件系统都是围着这个事实搭出来的。

顺着这条路往下推，会连带解释掉一大堆「为什么 NAND 非得这么麻烦」：

• 为什么要有页缓冲：因为整串一起出来，必须有一个宽度为整页的暂存区。
• 为什么写也要按页：因为 ISPP 编程脉冲是加在一条字线上的，天然是「一条字线上的所有被写单元一起编程」。
• 为什么擦除要按块：因为 FN 擦除靠的是衬底与沟道之间的隧穿电流，把整块共用的 P 阱一起抬压最省事，代价就是必须整块走。
• 为什么必须有 ECC：因为单页比特数多、原始误码率高，一页里出错几乎是必然。
• 为什么必须有 FTL：因为不能原地改写、必须异地更新，地址映射成了绕不过去的中间层。

2.4 XIP 成立的三个条件

XIP（eXecute In Place，就地执行）的意思是 CPU 直接从存储介质上取指令并执行，不需要先把代码整段搬到 RAM。CPU 能不能这么干，取决于三个条件必须同时成立。

三个条件里只要断一个，XIP 就不成立。NAND 是三个都不成立，而且三个都不可绕过：

• 第一点属于接口层面，理论上可以把 NAND 挂到一个控制器后面伪装成地址空间，但控制器本身还是要按页读。
• 第二点属于阵列层面，每次换页都要重新走一遍阵列充电加页缓冲加 ECC，这个 µs 级延迟无法消除。
• 第三点属于可靠性层面，CPU 取指不具备等待 ECC 引擎的条件——指令流水要求每个周期给确定的结果。

3.1 NOR 单元：每个单元一套独立接触

NOR 单元的版图里，真正占面积的不是那个浮栅晶体管的沟道，而是围绕它的接触与间距。一个典型的 NOR 单元要包含：一条位线接触、一条源极接触、各自的金属走线与相应的间距规则。接触孔本身必须满足最小尺寸与最小间距，这两项在任何一个工艺节点上都不可能做到无限小。

于是 NOR 单元面积的经验值长期停留在约 10F² 这个量级（F 为该节点的特征尺寸）。这个数字之所以下不来，原因有三：

• 接触孔数量刚性：单元数翻倍，接触孔数就翻倍，没有任何摊薄机制。
• 间距规则刚性：每个接触孔四周的隔离距离不能压缩，孔越多，被迫留的空白越多。
• 需要额外的金属层次：为了把源极统一连到公共源极线，往往还要增加一层金属，进一步抬高面积。

结果是：NOR 想提高密度，几乎只能靠把 F 往下压，也就是靠更先进的工艺节点——而这正是成本最高的那条路。

3.2 NAND 单元：整串共享接触

NAND 的做法是把思路翻过来：既然串联已经让单元之间天然连通，那就让它们直接共享扩散区，不再打任何接触孔。整串只保留两个接触——串选择管一侧接位线，地选择管一侧接源极线。

这带来三层收益：

• 接触孔被摊薄：一串 64 个单元只需要 2 个接触，摊到每单元约 0.03 个，相比 NOR 的 2 个，差出近两个数量级。
• 间距规则被摊薄：隔离距离同样只需要在串的两端留。选择管本身也摊薄：两只在版图意义上的额外面积被几十个单元分担。
• 结果就是约 4F²：单元面积从约 10F² 降到约 4F² 这个量级，同代工艺下密度差约 2 到 3 倍。

注意这里说的是同代工艺。实际产品间的差距往往更大，因为 NAND 一侧还有两个加成：一是 NAND 主要品类早早走上了多层堆叠（3D）路线，密度不再靠缩 F；二是 NAND 的市场容量远大于 NOR，同样的成熟度下愿意投入更先进的节点。所以「NOR 几百 Mb、NAND 上 TB」这个最终结果，是单元结构、堆叠技术与产业规模三项叠加出来的。

3.3 接触孔数量怎么换算成密度与成本

从单元面积到最终报价，中间还有几步，每一步都会把差距放大一点。

• 单元面积 → 每 die 比特数：同样一片 12 英寸晶圆、同样良率，单元面积小一半多一点，同样大小的裸片就能装下约两倍到三倍的比特。
• 每 die 比特数 → die 尺寸选择：做同一个标称容量，NAND 可以选更小的 die 或者在同样 die 上做更大容量，两条路都会下压成本。
• die 尺寸 → 每晶圆产出颗数：die 越小，一颗晶圆切出来的合格 die 越多，缺陷损失也越小，这是非线性的一项。
• 产出颗数 → 单位比特成本：封装、测试、老化这些 per-package 的固定开销，被摊到更多比特上，优势进一步放大。

把这四步乘起来，同代 NAND 的单位比特成本通常只有 NOR 的一个较小比例。这就是「NOR 不是贵一点点，而是贵在结构上」的含义：哪怕把 NOR 的良率、封装、测试做到和 NAND 完全一样，单元的接触孔数量也决定了它的成本地板更高。

4.1 先看数量级：ns 级对 µs 级

把两种介质各自「读一个字节」的延迟放在一起对比，量级差异一目了然。注意这里的 NAND 是首次读延迟（含整页读开销），连续读会另说（见 4.4 节）。

表格从物理环节层面给出数量级（均为典型值，实际随制程与接口变化）：

这张表最容易被误解的地方是最后一列：NAND 的吞吐可以很高，但那是「连续大块搬」的吞吐，不是「随机取一个字节」的延迟。吞吐和延迟是两件事，NAND 赢在前者，输在后者。

4.2 NOR 的读路径为什么这么短

回到第 1 章的阵列图：NOR 是并联结构，给一个行列地址就能直接挑出唯一单元。读出路径上没有「整页」「整串」这种批量概念，于是链路短到只剩四步（见第 1 章 NOR 读出环节表）：

• 行译码：把目标字线抬到读电压，纳秒级。
• 位线预充：把位线拉到参考电位，纳秒级。
• 单元判读：被选单元导通与否直接改变位线电位，十几纳秒。
• 灵敏放大：比较位线电流与参考，给出数字电平，几十纳秒。

这四步串起来就是「几十到一百多纳秒」，而且每一步都不依赖邻居、不依赖缓冲、不依赖纠错。也正因为这四点都成立，CPU 才敢在取指周期里直接等这个结果——这就是 XIP 的物理基础。

每一步都贴着硬件直连，没有任何「整页 / 整串」级别的批量动作，所以总延迟天然落在 ns 级，且上界稳定。这是 XIP 的物理基础，也是 NOR 在随机读上无法被 NAND 追上的根。

4.3 NAND 的首次读延迟花在哪

NAND 的读路径被串联结构强制拉长。要拿到一个字节，必须先让整串工作，于是时间预算被拆成以下几段（典型值，取数量级）：

六段加起来就是「数十微秒」。关键点：每一段都是串联结构逼出来的，不是厂商偷懒。图 4 把同样的预算画成了并排的条，可以直观看到 NAND 的总长比 NOR 长大约三个数量级。

另外要注意「首次读」与「后续读」的区别：如果接下来要的字节还在同一页里，NAND 可以从页缓冲直接吐，延迟会掉到接近接口速率；一旦跨页，上述六段整体重来。这正是 4.4 节要说的「锯齿」。

4.4 顺序读：差距为什么会收窄

既然 NAND 的慢主要来自「整页读 + ECC + 串行输出」，那么当读取模式从随机小读变成连续大块读时，这些固定开销被摊薄到成千上万个字节上，平均延迟和吞吐都会大幅改善。下图用对数示意展示：NOR 的延迟几乎不变，NAND 随连续性升高而明显下降。

但「收窄」不等于「反超」，更不等于「可以拿来取指」：

• 吞吐可以逼近甚至超过 NOR：连续大块读时，NAND 的高接口速率（x8、Toggle、ONFI）让平均带宽很漂亮。
• 延迟曲线呈锯齿：每一页内部很快，每跨一页就出现一次 µs 级尖峰。对顺序媒体流无所谓，对随机取指是灾难。
• 确定性仍未恢复：取指要求每个周期给确定结果，锯齿延迟依然不可接受。